Chiplet与互联

随着AI芯片面积越来越大（逼近光罩极限），单颗巨型芯片的良率急剧下降。Chiplet（芯粒）架构将一颗大芯片拆成多个小芯片，再通过先进封装组合起来，在保持性能的同时大幅提升良率和降低成本。 因果链：AI芯片面积持续增大 → 单片良率下降到不经济的程度 → 采用Chiplet架构拆分设计 → 需要高速Die-to-Die互连和先进封装 → AMD率先在EPYC/MI系列成功应用 → 成为AI芯片设计的主流趋势 AMD是Chiplet的先驱——EPYC处理器和MI300系列都采用多Die设计。NVIDIA的Blackwell B200也首次采用了双Die架构。UCIe（通用Chiplet互连）标准正在推动行业标准化。

Chiplet是半导体行业的长期趋势，但短期更像是一种技术方法而非独立投资赛道。直接受益方是先进封装（台积电）和Die-to-Die互连IP提供商。AMD是Chiplet实践最成功的公司，但其股价更多反映GPU和CPU的竞争态势而非Chiplet本身。

Chiplet与先进封装赛道是一体两面——Chiplet架构必须依赖2.5D/3D先进封装来实现多Die集成。与EDA工具赛道也紧密相关——Chiplet设计需要新的多Die协同设计工具。 下游就是AI算力芯片、通用CPU等需要采用Chiplet架构的芯片产品。晶圆代工赛道也受益——Chiplet允许不同Die使用不同制程节点（如计算Die用3nm，IO Die用成熟制程），增加了代工需求的多样性。